Основным недостатком простейшего D-триггера (защелки), рассмотренного в предыдущей статье, является наличие режима "прозрачности". Пока на входе синхронизации присутствует высокий потенциал, триггер записывает входную информацию. Для того, чтобы избежать прохождения входного сигнала на выход схемы приходится на вход триггера подавать очень узкие импульсы.
Фронт сигнала синхронизации, в отличие от высокого (или низкого) потенциала, не может длиться продолжительное время. В идеальном случае длительность фронта импульса равна нулю. Поэтому в триггере, запоминающем входную информацию по фронту не нужно предъявлять требования к длительности тактового сигнала.
Динамический D триггер, запоминающий входную информацию по фронту, может быть построен из двух статических D триггеров. Сигнал синхронизации C будем подавать на статические D триггеры в противофазе. Схема триггера, запоминающего входную двоичную информацию по фронту, приведена на рисунке 1.
Рисунок 1. Схема динамического D триггера, работающего по фронту
Рассмотрим работу схемы, приведенной на рисунке 1 подробнее. Для этого воспользуемся временными диаграммами, показанными на рисунке 2. На этих временных диаграммах обозначение Q' соответствует сигналу на выходе первого статического D триггера. Так как на вход синхронизации второго статического D триггера тактовый сигнал поступает через инвертор, то когда первый триггер находится в режиме хранения, второй пропускает сигнал на выход схемы. И наоборот, когда первый D триггер пропускает сигнал с входа схемы на свой выход, то второй находится в режиме хранения.
Рисунок 2. Временные диаграммы динамического D триггера
Обратите внимание, что сигнал на выходе всей схемы D триггера в целом не зависит от сигнала на входе "D". Если первый D триггер пропускает сигнал данных со своего входа на выход, то второй статический D триггер в это время находится в режиме хранения и поддерживает на выходе предыдущее значение сигнала, то есть сигнал на выходе схемы тоже не может измениться.
В результате проведённого анализа временных диаграмм мы определили, что сигнал в схеме, приведенной на рисунке 1
запоминается только в момент изменения сигнала на синхронизирующем входе "C" с единичного потенциала на нулевой.
Это полезно не только с точки зрения формирования синхронизирующего сигнала. На динамических
Условно-графическое обозначение динамического
Рисунок 3. Условно-графическое обозначение динамического
То, что динамический
Рисунок 4. Условно-графическое обозначение динамического
Иногда при изображении динамического входа используют другое обозначение, по какому фронту триггер (или триггеры) изменяет своё состояние. В этом случае используется обозначение входа, как это показано на рисунке 4.
Рисунок 5. Альтернативное обозначение динамических входов
На
Промышленностью выпускаются готовые микросхемы, содержащие динамические триггеры. В качестве примера можно назвать микросхему 1533ТМ2. В этой микросхеме содержится сразу два динамических триггера. Они изменяют своё состояние по переднему (нарастающему) фронту сигнала синхронизации. Внутренняя схема D-триггеров, примененных в микросхеме 1533ТМ2, содержит дополнительные асинхронные входы R и S. Они позволяют принудительно записывать в D-триггер логический ноль или логическую единицу, как в RS-триггере. Принципиальная схема одного триггера микросхемы 1533ТМ2 приведена на рисунке 5
Рисунок 6. Принципиальная схема одного триггера микросхемы 1533ТМ2
Сейчас цифровые схемы чаще всего строятся на заказных микросхемах ASIC или
программируемых логических схемах. В них проектирование часто осуществляется не в схемном редакторе, а на языке
программирования схем, таких как HDL, VHDL или VERILOG. Описание динамического
module DFF (clock, data, q);
input clock;
input data;
output q;
reg q;
always @(posedge clock) begin
q <= data;
end
endmodule
Дата последнего обновления файла 20.10.2019
