Значительная часть цифровой техники посвящена разработке счетчиков. С точки зрения радиотехники они интересны не как устройства, способные подсчитывать количества импульсов на своем входе, а как блоки, способные изменять частоту следования этих импульсов. Это свойство позволяет реализовать перестройку частоты сигнала на своем выходе в зависимости от поданного на счетчик цифрового кода. При этом на вход счетчика, работающего в данном случае в качестве делителя частоты, можно подавать сигнал с высокостабильных генераторов, таких как кварцевые генераторы или квантовые стандарты частоты, которые обычно не могут перестраиваться по частоте.
Работу цифровых счетчиков обычно начинают рассматривать с двоичных счетчиков. В качестве основных узлов, на которых
реализуются любые счетчики, применяются
Рисунок 1. Схема делителя частоты на два
Временные диаграммы сигналов, подаваемых на вход и снимаемых с выхода этой схемы приведены на рисунке 2. Вход разрешения счета T позволяет запускать и останавливать работу триггера.
Рисунок 2. Временные диаграммы сигналов на входе и выходе делителя частоты на 2
Если теперь соединить подобные устройства последовательно, то мы получим схемы делителей частоты на два, четыре, восемь и т.д. Схемы двоичных счетчиков, реализованных подобным образом, получили название асинхронные двоичные счетчики. Они очень просты для понимания, однако редко применяются в качестве делителей частоты. Это связано с большим временем распространения сигнала со входа схемы до выхода, что приводит к значительному сдвигу фаз между всеми сигналами. На рисунке 3 приведен делитель частоты, реализованный на T-триггерах.
Рисунок 3. Схема формирователя частот f/2, f/4, f/8, f/16
Для построения делителей частоты с произвольным коэффициентом деления используются синхронные счетчики. В них реализуется минимальная задержка выходного сигнала относительно входного и одновременность переключения логических уровней на выходе схемы. В настоящее время выпускается достаточно большое количество микросхем синхронных счетчиков, которые можно использовать для разработки делителей частоты как с постоянным, так и с переменным коэффициентом деления (ДПКД). В качестве примера синхронного двоичного счётчика можно назвать К1533ИЕ10 (SN74ALS161A)
Рисунок 4. Условно-графическое обозначение и цоколевка микросхемы К1533ИЕ10
Преимуществом цифровых делителей частоты перед аналоговыми является большой коэффициент деления. С применением одной микросхемы К1533ИЕ10 или ей подобных можно получить коэффициент деления не более 16. Однако они легко каскадируются. При этом быстродействие более сложного делителя почти не уменьшается. На рисунке 5 приведена схема на трех микросхемах К1533ИЕ10 (1554ИЕ10).
Рисунок 5. Схема 16-разрядного делителя частоты на микросхеме К1533ИЕ10
Подобная схема позволяет реализовывать коэффициент деления до 65536. Этого уже вполне достаточно для применения в достаточно сложных синтезаторах частоты. Напряжение выходной частоты, также как и в схеме на рисунке 4, снимается с вывода TC. Следует отметить, что длительность импульса на этом выводе будет равна периоду входного колебания, поэтому на осциллографе наблюдать такую частоту будет довольно трудно. Если требуется увидеть прямоугольное колебание с одинаковой длительностью нулевого потенциала и единичного, то на выходе следует поставить схему, подобную приведенной на рисунке 1.
